LDO altamente digitale nella tecnologia TFT flessibile

Abstract

Questa tesi presenta la progettazione e la verifica di un regolatore Low-Dropout (LDO) in tecnologia TFT IGZO su substrato flessibile utilizzando il PragmatIC PDK (NMOS-only). Il lavoro è stato avviato con un approccio analogico tradizionale, focalizzato sulla progettazione dell’amplificatore d’errore e sulla valutazione di stabilità e risposta dinamica; le criticità riscontrate, legate sia ai limiti tecnologici sia alla maturità della modellistica, hanno motivato una transizione verso un’architettura digital LDO guidata dai vincoli della piattaforma. Viene quindi sviluppata e discussa una soluzione basata su shift register (modalità coarse/fine) e matrice di potenza, con particolare attenzione alla realizzazione di blocchi digitali in VHDL e alla loro integrazione nel flusso mixed-signal. Un contributo rilevante riguarda la ricerca, l’adattamento e il collaudo di un comparatore a tempo discreto digital-friendly, includendo la modifica delle standard cell per ottenere soglie logiche compatibili con l’alimentazione a 3\ V. I risultati di simulazione evidenziano la fattibilità dell’approccio proposto e mettono in luce le principali sfide e prospettive di sviluppo per la regolazione di tensione in elettronica flessibile a basso consumo.

This thesis presents the design and verification of a Low-Dropout (LDO) regulator implemented in IGZO TFT technology on a flexible substrate using the PragmatIC PDK (NMOS-only).

The work was initially approached using a traditional analog methodology, focusing on the design of the error amplifier and the evaluation of stability and dynamic response. However, the limitations encountered—stemming from both technological constraints and the maturity of the device models—motivated a transition toward a digital LDO architecture driven by the platform’s constraints.

A solution based on a shift register (coarse/fine operation) and a power transistor array is therefore developed and discussed, with particular attention to the implementation of digital blocks in VHDL and their integration within a mixed-signal design flow.

A significant contribution of this work is the investigation, adaptation, and validation of a discrete-time, digital-friendly comparator, including the modification of standard cells to achieve logic thresholds compatible with a 3 V supply.

Simulation results demonstrate the feasibility of the proposed approach and highlight the main challenges and future development perspectives for low-power voltage regulation in flexible electronics.