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Una pipeline per supportare gli utenti nella selezione di modelli di machine learning e nel loro porting su FPGA.
| dc.contributor.advisor | D'Agostino, Daniele <1976> | |
| dc.contributor.advisor | Delzanno, Giorgio <1968> | |
| dc.contributor.advisor | Noceti, Nicoletta <1979> | |
| dc.contributor.author | Siddi, Yryskeldi <2000> | |
| dc.date.accessioned | 2026-04-02T14:23:41Z | |
| dc.date.available | 2026-04-02T14:23:41Z | |
| dc.date.issued | 2026-03-27 | |
| dc.identifier.uri | https://unire.unige.it/handle/123456789/15510 | |
| dc.description.abstract | Questa tesi presenta una pipeline che integra l'Automated Machine Learning (AutoML) con Field-Programmable Gate Array (FPGA) per semplificare lo sviluppo e l'implementazione di modelli predittivi ad alte prestazioni. Utilizzando AutoWeka, il sistema automatizza la selezione dell'algoritmo e l'ottimizzazione degli iperparametri, identificando la Regressione Logistica Multinomiale (MLR) per la classificazione delle attività fisiche a partire dai dati dei sensori fisiologici. Il modello è implementato su un FPGA AMD/Xilinx Artix™ UltraScale+ utilizzando Vitis High-Level Synthesis (HLS), che converte le descrizioni C++ in architetture hardware RTL. I risultati mostrano un miglioramento della velocità del 9% rispetto all'esecuzione tramite CPU per singole istanze, una riduzione fino al 75% del tempo di esecuzione grazie alla replica parallela delle istanze e un'efficienza energetica significativamente maggiore, con un consumo di circa un sesto della potenza della CPU. | it_IT |
| dc.description.abstract | This thesis presents a pipeline integrating Automated Machine Learning (AutoML) with Field-Programmable Gate Arrays (FPGAs) to simplify the development and deployment of high-performance predictive models. Using AutoWeka, the system automates algorithm selection and hyperparameter tuning, identifying Multinomial Logistic Regression (MLR) for classifying physical activities from physiological sensor data. The model is deployed on an AMD/Xilinx Artix™ UltraScale+ FPGA using Vitis High-Level Synthesis (HLS), which converts C++ descriptions into RTL hardware architectures. Results show a 9% speed improvement over CPU execution for single instances, up to 75% reduction in execution time through parallel replication, and significantly higher energy efficiency, consuming about one-sixth of the CPU’s power. | en_UK |
| dc.language.iso | en | |
| dc.rights | info:eu-repo/semantics/openAccess | |
| dc.title | Una pipeline per supportare gli utenti nella selezione di modelli di machine learning e nel loro porting su FPGA. | it_IT |
| dc.title.alternative | A pipeline to support users in selecting machine learning models and porting them to FPGAs. | en_UK |
| dc.type | info:eu-repo/semantics/masterThesis | |
| dc.subject.miur | INF/01 - INFORMATICA | |
| dc.subject.miur | INF/01 - INFORMATICA | |
| dc.publisher.name | Università degli studi di Genova | |
| dc.date.academicyear | 2024/2025 | |
| dc.description.corsolaurea | 10852 - COMPUTER SCIENCE | |
| dc.description.area | 7 - SCIENZE MAT.FIS.NAT. | |
| dc.description.department | 100023 - DIPARTIMENTO DI INFORMATICA, BIOINGEGNERIA, ROBOTICA E INGEGNERIA DEI SISTEMI |
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Laurea Magistrale [7402]


