Soft-core RISC V: implementazione del set di istruzioni M per moltiplicazioni e divisioni intere

Abstract

Questo documento presenta le fasi di realizzazione di un'estensione ISA (Instruction Set Architecture) per un soft-core RISC-V, in particolare l'estensione M per moltiplicazioni e divisioni intere. L'obiettivo prefissato è quello di contribuire al materiale didattico a disposizione per le lezioni del corso di "architetture dei sistemi elettronici". Il circuito è realizzato con il linguaggio VHDL utilizzando l'EDA (Electronic Design Automation) Vivado Design Suite. Per verificare il corretto funzionamento, il componente è stato testato con tutte le combinazioni possibili di due valori boundary e un valore nominale per ogni istruzione. Il circuito progettato e testato può essere integrato in un generico processore con architettura basata su RISC-V. L'esempio di integrazione fa riferimento al soft-core didattico progettato durante le lezioni. Dopo aver analizzato la specifica, gli studenti potranno studiare il dettaglio del circuito e la sua integrazione all'interno del soft-core RISC-V, sperimentando con le nuove istruzioni aggiunte dall'estensione.

This document presents the implementation phases of an ISA (Instruction Set Architecture) extension for a RISC-V soft-core, specifically the M extension for integer multiplications and divisions. The predetermined goal is to contribute to the available teaching material for the lectures of the "Electronic Systems Architectures" course. The circuit is implemented with the VHDL language using the Vivado Design Suite EDA (Electronic Design Automation) tool. To verify correct operation, the component was tested with all possible combinations of two boundary values and one nominal value for each instruction. The designed and tested circuit can be integrated into a generic processor with a RISC-V based architecture. The integration example refers to the educational soft-core designed during the lectures. After analyzing the specification, the students will be able to study the circuit's detail and its integration into the RISC-V soft-core, experimenting with the new instructions added by the extension.