Progettazione e sviluppo su dispositivi FPGA, di un circuito digitale che implementa le funzionalità Master del protocollo di comunicazione seriale I3C e l’interfaccia verso un microprocessore “RISC-V”

Abstract

Questa tesi si concentra sulla progettazione, simulazione, verifica del Register Transfer Level e implementazione FPGA di un modulo circuitale digitale. L'obiettivo principale è realizzare un circuito I3C Master programmabile che funzioni da interfaccia tra il TARDIS, una versione personalizzata del microprocessore RI5CY avente un'architettura RISC-V, e un bus I3C. Il circuito gestisce le comunicazioni dati da e verso il microprocessore RI5CY, fornendo i segnali tipici del protocollo e implementando le funzioni di base dell'I3C. La metodologia proposta si avvale di un approccio top-down per la fase di progettazione del modulo e utilizza costrutti SystemVerilog sia per la fase di progettazione che per quella di verifica RTL. La fase di verifica del modulo utilizza banchi di test che emulano il comportamento del microprocessore e delle periferiche, al fine di fornire al Master_I3C stimoli di input significativi e verificare la correttezza dell'output. La successiva implementazione dell'FPGA ci consente di avere una stima delle prestazioni del circuito in termini di area occupata, consumo energetico e velocità massima di clock.

This thesis focuses on the design, simulation, Register Transfer Level verification and FPGA implementation of a digital circuit module. The main goal is to realize a programmable I3C Master circuit that acts as the interface between the TARDIS, a customized RI5CY microprocessor version having a RISC-V architecture, and a I3C bus. The circuit manages data communications from-and-to the RI5CY microprocessor, providing the typical protocol signals, and to implementing the I3C basic functions. The proposed methodology makes use of a top-down approach for the module design phase and uses SystemVerilog constructs for both design and RTL verification phases. Module verification phase uses testbenches that emulates microprocessor and peripherals behavior, in order to provide the Master_I3C significant input stimuli and verify the output correctness. Subsequent FPGA implementation allow us to have a circuit performance estimation in terms of occupied area, power consumption and maximum clock speed.